Håller på med ett vhdl projekt och sliter mitt hår över hur lång tid det tar innan man får reda på om man glömt ett semikolon eller stavat fel mm. Det tar ju flera minutrar per varv. Sen fixar man det den klagar över och håller tummarna. Oftast med den enda konsekvensen att tummarna blir vita helt i onödan för det är nästan alltid något mer... SUCK!
Att parsa en vhdl fil borde ju gå på några millisekunder för att avgöra om det är några syntaktiska fel.
Är det någon som har några tips för att snabba upp processen och hitta de där småfelen mycket snabbare?
Jag kör med ISE Foundation...
