Hej!
Håller på med mitt förstärkarprojekt. Ett steg sen tre tillbaka hela tiden när jag får nya ide'er.
Jag har ritat upp denna krets och simulerar.
Bara massa GS steg. I andra steget sänks matningen med zenerdioder så att kretsen ska kunna klippa och sedan höjas i nästa steg.
Trasslet innan detta är ett bandpassfilter.
matningen är plusminus 12V men signalen klipper ju mycket tidigare. Vad har jag missat?
Har någon tips på bättre push-pull slutsteg?
Varför klipper det innan det nått matningsspänningen?
Varför klipper det innan det nått matningsspänningen?
Du har inte behörighet att öppna de filer som bifogats till detta inlägg.
Re: Varför klipper det innan det nåt matninsspänningen?
Jag trodde de hade med förspänning till transistorerna att göra. Hittade det på en sida.
Re: Varför klipper det innan det nåt matninsspänningen?
Ingvar. känner igen namnet. var det dig jag köpte grejjor till mitt 10w epiphone galaxie bygge av förut?
Den är så gott som klar nu. tar ett litet steg i taget någon gång var 3e månad. Nästan bara spänningsförsörjningen kvar. (fast det kanske inte var du).
Den är så gott som klar nu. tar ett litet steg i taget någon gång var 3e månad. Nästan bara spänningsförsörjningen kvar. (fast det kanske inte var du).
Re: Varför klipper det innan det nåt matninsspänningen?
Nej, det var inte jag. 
Men vi har däremot pratat om förstärkare tidigare.
Leta på nätet, det finns en del schematics att välja på.
Här finns en ampl. med enkel matningsspänning:
http://www.eeweb.com/blog/circuit_proje ... technology
Men vi har däremot pratat om förstärkare tidigare.Leta på nätet, det finns en del schematics att välja på.
Här finns en ampl. med enkel matningsspänning:
http://www.eeweb.com/blog/circuit_proje ... technology
Re: Varför klipper det innan det nåt matningsspänningen?
Ska man verkligen koppla slutsteget så att det inverterar signalen? (Eller är det nåt som oscilloskopsimuleringen gör?)
På kurvorna ser det ut som om klippningen i alla fall inträffar på samma ställe på vågformen på båda mätpunkterna. Det tyder på att det är drivsteget som klipper och att du dessutom lyckats få en spänningsdämpning i slutsteget
Jag har rätt dålig koll på mos-trissor men ett trick som man kunde använda åtminstone när man byggde med bipolära transistorer, som förutsätter att det inte sker någon invertering i slutsteget, är att dela upp R9 och R14 på två motstånd, säg 1k + 10k, där 1k ligger närmast matningsspänning/jord och 10k närmast lysdioderna. Sedan kopplar man en konding mellan slutstegets utgång och punkten mellan de seriekopplade motstånden, en uppsättning per "halva". Jag tror det kallas boosterkoppling. Det gör att under topparna så har drivningen högre matning tillgängligt än "normalt", och klarar därför topparna.
På kurvorna ser det ut som om klippningen i alla fall inträffar på samma ställe på vågformen på båda mätpunkterna. Det tyder på att det är drivsteget som klipper och att du dessutom lyckats få en spänningsdämpning i slutsteget
Jag har rätt dålig koll på mos-trissor men ett trick som man kunde använda åtminstone när man byggde med bipolära transistorer, som förutsätter att det inte sker någon invertering i slutsteget, är att dela upp R9 och R14 på två motstånd, säg 1k + 10k, där 1k ligger närmast matningsspänning/jord och 10k närmast lysdioderna. Sedan kopplar man en konding mellan slutstegets utgång och punkten mellan de seriekopplade motstånden, en uppsättning per "halva". Jag tror det kallas boosterkoppling. Det gör att under topparna så har drivningen högre matning tillgängligt än "normalt", och klarar därför topparna.
Re: Varför klipper det innan det nått matningsspänningen?
LED 1&2 är för att trolla bort det område då ingen av transistorerna leder, dvs få bort crossover distortion. Gör man inte det blir det som i den här bilden:
http://www.troubleshooters.com/tpromag/ ... ortion.png. Det är det som skiljer klass AB (två transistorer turas om att leda, men det finns ett visst överlapp dememellan) från klass A (en transistor leder hela tiden) och klass B (två transistorer turas om att leda, dock med visst glapp dem emellan --> crossover distortion). Hinner tyvärr inte gräva mig ner i ditt schema just nu, men testa att felsöka genom att mata in en DC-nivå mittemellan LED1 och LED2 för att se om det alls är möjligt att styra ut ditt utgångssteg som tänkt.
http://www.troubleshooters.com/tpromag/ ... ortion.png. Det är det som skiljer klass AB (två transistorer turas om att leda, men det finns ett visst överlapp dememellan) från klass A (en transistor leder hela tiden) och klass B (två transistorer turas om att leda, dock med visst glapp dem emellan --> crossover distortion). Hinner tyvärr inte gräva mig ner i ditt schema just nu, men testa att felsöka genom att mata in en DC-nivå mittemellan LED1 och LED2 för att se om det alls är möjligt att styra ut ditt utgångssteg som tänkt.
Re: Varför klipper det innan det nått matningsspänningen?
Q4 verkar vara felvänd i schemat tycker jag. Växla source och drain.
Sedan behövs det nog någon sorts trimmning av spänningen över lysdioderna för att få lagom ström i fetarna. Vgson på fetarna är kraftigt varierande mellan olika exemplar. Det kan vara allt mellan µA och A biasström utan trimmning.
Sedan behövs det nog någon sorts trimmning av spänningen över lysdioderna för att få lagom ström i fetarna. Vgson på fetarna är kraftigt varierande mellan olika exemplar. Det kan vara allt mellan µA och A biasström utan trimmning.
Re: Varför klipper det innan det nått matningsspänningen?
Orkar J-FET:en Q3 att driva slutsteget med Q4 och Q5?
Finns ju en kapacitans gate-source på MOS-transistorerna på ca 1nF.
Finns ju en kapacitans gate-source på MOS-transistorerna på ca 1nF.
Re: Varför klipper det innan det nått matningsspänningen?
Jag hittar ingen bootstrapping och ingen motkoppling i din koppling. Det skall se till att båda sluttransistorerna får lika bra drivning.
Re: Varför klipper det innan det nått matningsspänningen?
Tack för tipset! ska läsa på lite om bootstrap. Har glömt bort vad det innebar. Vet bara att det är en kondensator som ligger på lur och bidrar med extraspänning nånstans. Jag har seriösa problem med att få ut maximal utsignal fortfarande i steget före slutsteget. det går att dra på fullt så att det distar upp till nästan 12 V. Jag måste ju på något vis fintrimma in förstärkningen där så att den är så nära tolv volt som möjligt. laborerar hit och dit men får aldrig riktigt till det.
Har ni något tips hur man ska tänka eller är det bara att välja en vilopunkt och sen laborera så gott det går via den? Lutningen på ID VGS kurvan lutar ju ganska lika under ett stort område. Finns den nån smart plan att välja vilopunkt då eller drar man den bara i mitten och hoppas på det bästa?
Jag kör just nu på det som syns på bilden. Då nosar jag uppe på 9V. fortfarande 3 kvar till 12. Det borde ju göra stor skillnad i utsignal.
Jag har ingen koll på hur man brukar lägga upp det i en förstärkare och hur nära man försöker pricka in matningsspänningen.
Har ni något tips hur man ska tänka eller är det bara att välja en vilopunkt och sen laborera så gott det går via den? Lutningen på ID VGS kurvan lutar ju ganska lika under ett stort område. Finns den nån smart plan att välja vilopunkt då eller drar man den bara i mitten och hoppas på det bästa?
Jag kör just nu på det som syns på bilden. Då nosar jag uppe på 9V. fortfarande 3 kvar till 12. Det borde ju göra stor skillnad i utsignal.
Jag har ingen koll på hur man brukar lägga upp det i en förstärkare och hur nära man försöker pricka in matningsspänningen.
Du har inte behörighet att öppna de filer som bifogats till detta inlägg.
Re: Varför klipper det innan det nått matningsspänningen?
Just ja, bootstrap heter det som jag försökte beskriva!
Men du, det är väl 12V toppspänning du söker?
Om du får knappt 9V effektivvärde på en sinusvåg så har du 12V toppspänning.
Jag har för mig att visa FET-slutsteg kör med högre spänning till drivsteg än till sluttransistorerna, det är ju ett alternativ till bootstrap.
Vad gäller huruvida Q3 orkar kapacitansen från Q4-Q5 så går det ju att prova att köra lägre frekvens på tongeneratorn i schemat, eller frekvenssvep om simulatorn klarar det. Om frekvensgången är rak så orkar den kapacitansen.
Det kan nog vara bra att först köra utan motkoppling när man simulerar kopplingen, så att man vet hur råförstärknignen ser ut. OBS då att förstärkningen ska vara lika många gånger högre än "önskat slutresultat" som antalet gångers motkoppling man sen vill ha.
Men du, det är väl 12V toppspänning du söker?
Om du får knappt 9V effektivvärde på en sinusvåg så har du 12V toppspänning.
Jag har för mig att visa FET-slutsteg kör med högre spänning till drivsteg än till sluttransistorerna, det är ju ett alternativ till bootstrap.
Vad gäller huruvida Q3 orkar kapacitansen från Q4-Q5 så går det ju att prova att köra lägre frekvens på tongeneratorn i schemat, eller frekvenssvep om simulatorn klarar det. Om frekvensgången är rak så orkar den kapacitansen.
Det kan nog vara bra att först köra utan motkoppling när man simulerar kopplingen, så att man vet hur råförstärknignen ser ut. OBS då att förstärkningen ska vara lika många gånger högre än "önskat slutresultat" som antalet gångers motkoppling man sen vill ha.
