Jag får inte ModelSim att fungera i ISE.
Får en massa olika fel. Höll på med detta 2003 på på skolan och då funkade allt på skolans datorer. Nu, x antal år senare så ska jag beta av laborationer från en distanskurs från förra året så får jag det inte att fungera på min egen dator.
Kursen i sig är usel eftersom det inte fanns någon handledning alls att få då och nu är det ännu sämre eftersom läraren är bortrest i två månader.
Någon som kan tips om någon bra tutorial där man även ställer in ModelSim och får ut vågformerna?
Eller en bra beskrivning på hur man gör det manuellt via ModelSim.
Får jag det bara att fungera en gång med det första så fixar jag nog även de andra simuleringarna.
Behöver nämligen in och utsignalerna i vågform för lab-dokumentationen.
Koden som ska simuleras (fa.vhd)
Kod: Markera allt
----------------------------------------------------------------------------------------
-- Lab 1.1 Generisk fulladderare --
-- --
-- ET004G. Lindstrom, Bjorn. 03/12 2011. --
-- --
-- Simulering: ModelSim PE Student Edition ver 10.0d ==XX== --
-- Syntes: Xilinx ISE WebPack ver 13.3 ==OK== --
-- Plattform: Diligent NEXYS 2 ==XX== --
-- Krets: XC3S1200E FGG320DGQ0829 ==XX== --
-- Filnamn: fa.vhd ==OK== --
----------------------------------------------------------------------------------------
Library ieee;
Use ieee.std_logic_1164.ALL;
Use IEEE.STD_LOGIC_UNSIGNED.ALL;
Entity fa is
port( a,b,cin: in std_logic;
s,cout: out std_logic);
end fa;
Architecture rtl of fa is
begin
s <= a xor b xor cin;
cout <= (a and b) or (B and cin) or (a and cin);
end;
-- END OF FILE --Kod: Markera allt
--------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 15:22:47 02/22/2007
-- Design Name: fa
-- Module Name: H:/project/Teaching/VHDL/Pegasus/Lab1/testFa.vhd
-- Project Name: Lab1
-- Target Device:
-- Tool versions:
-- Description:
--
-- VHDL Test Bench Created by ISE for module: fa
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
-- Notes:
-- This testbench has been automatically generated using types std_logic and
-- std_logic_vector for the ports of the unit under test. Xilinx recommends
-- that these types always be used for the top-level I/O of a design in order
-- to guarantee that the testbench will bind correctly to the post-implementation
-- simulation model.
--------------------------------------------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.all;
USE ieee.numeric_std.ALL;
ENTITY testFa_vhd IS
END testFa_vhd;
ARCHITECTURE behavior OF testFa_vhd IS
-- Component Declaration for the Unit Under Test (UUT)
COMPONENT fa
PORT(
a : IN std_logic;
b : IN std_logic;
cin : IN std_logic;
s : OUT std_logic;
cout : OUT std_logic
);
END COMPONENT;
FOR uut:fa USE ENTITY work.fa(behavioral);
--Inputs
SIGNAL a : std_logic := '0';
SIGNAL b : std_logic := '0';
SIGNAL cin : std_logic := '0';
--Outputs
SIGNAL s : std_logic;
SIGNAL cout : std_logic;
SUBTYPE stimtype IS STD_LOGIC_VECTOR(2 DOWNTO 0);
TYPE testarr IS ARRAY(0 TO 7) OF stimtype;
CONSTANT stimarr:testarr:=("000",
"001",
"010",
"011",
"100",
"101",
"110",
"111");
BEGIN
-- Instantiate the Unit Under Test (UUT)
uut: fa PORT MAP(
a => a,
b => b,
cin => cin,
s => s,
cout => cout
);
tb : PROCESS
VARIABLE stimuli:stimtype;
BEGIN
-- Wait 100 ns for global reset to finish
wait for 100 ns;
-- Place stimulus here
FOR i IN 0 TO 7 LOOP
stimuli := stimarr(i);
cin <= stimuli(2);
a <= stimuli(1);
b <= stimuli(0);
WAIT FOR 10 ns;
END LOOP;
wait; -- will wait forever
END PROCESS;
END;
