Gratis-program för vhdl-simulering och syntes?

[BJ]

Nu har jag fått igång ghdl och gtkwave.
Jag fick göra om lite register eftersom jag inte har filerna från logiblox. (Jag har ett gammalt projekt).
Men hur ska jag få den att förstå vad + är?
Den kan inte använda std_logic_signed.

primary unit "std_logic_signed" not found in library "ieee"

Så här står det i bruksanvisningen:

Sometimes, a design does not fully follow the VHDL standards.
For example it uses the badly engineered ‘std_logic_unsigned’ package.
GHDL supports this VHDL dialect through some options:
--ieee=synopsys -fexplicit

Men det blir ju bara så här:

ghdl --ieee=synopsys -fexplicit
/usr/lib/ghdl/bin/ghdl: unknown command '--ieee=synopsys', try --help

Vad ska jag göra då?


Lite mer förklaring:

‘synopsys’
Supply the former packages and the following additionnal packages:
‘std_logic_arith’, ‘std_logic_signed’, ‘std_logic_unsigned’, ‘std_logic_textio’.
These packages were created by some companies, and are popular.
They are not standard packages, and have been placed in the IEEE library without the ieee permission.

[BJ]

Det verkar inte ens finnas "ieee" som val när man kör programmet.

Kod: Markera allt

ghdl --help

usage: /usr/lib/ghdl/bin/ghdl COMMAND [OPTIONS] ...
COMMAND is one of:
-a [OPTS] FILEs    Analyze FILEs
-e [OPTS] UNIT [ARCH]      Elaborate UNIT
-r UNIT [ARCH] [OPTS]      Run UNIT
--elab-run [OPTS] UNIT [ARCH] [OPTS]  Elaborate and run UNIT
--bind [OPTS] UNIT [ARCH]  Bind UNIT
--link [OPTS] UNIT [ARCH]  Link UNIT
--list-link [OPTS] UNIT [ARCH]  List objects file to link UNIT
-c [OPTS] FILEs -e UNIT [ARCH]  Generate whole code to elab UNIT from FILEs
-m [OPTS] UNIT [ARCH]  Make UNIT
--gen-makefile [OPTS] UNIT [ARCH]  Generate a Makefile for UNIT
--dispconfig       Disp tools path
-i [OPTS] FILEs    Import units of FILEs
-s [OPTS] FILEs    Check syntax of FILEs
-d or --dir        Disp contents of the work library
-f FILEs           Disp units in FILES
--clean            Remove generated files
--remove           Remove generated files and library file
--disp-standard    Disp std.standard in pseudo-vhdl
--chop [OPTS] FILEs  Chop FILEs
--lines FILEs      Precede line with its number
--pp-html FILEs    Pretty-print FILEs in HTML
--xref-html FILEs  Display FILEs in HTML with xrefs
--xref FILEs  Generate xrefs
-h or --help [CMD] Disp this help or [help on CMD]
-v or --version    Disp ghdl version
--options-help     Disp help for analyzer options



ghdl --options-help

Main options:
  --work=LIB         use LIB as work library
  --workdir=DIR      use DIR for the file library
  -PPATH             add PATH in the library path list
  --std=87           select vhdl 87 standard
  --std=93           select vhdl 93 standard
  --std=93c          select vhdl 93 standard and allow 87 syntax
  --[no-]vital-checks  do [not] check VITAL restrictions
Warnings:
  --warn-binding     warns for component not bound
  --warn-reserved    warns use of 93 reserved words in vhdl87
  --warn-library     warns for redefinition of a design unit
  --warn-vital-generic  warns of non-vital generic names
  --warn-delayed-checks warns for checks performed at elaboration
  --warn-body        warns for not necessary package body
  --warn-specs       warns if a all/others spec does not apply
  --warn-unused      warns if a subprogram is never used
  --warn-error       turns warnings into errors
Illegal extensions:
  -fexplicit         give priority to explicitly declared operator
  -C  --mb-comments  allow multi-bytes chars in a comment
  --bootstrap        allow --work=std
  --syn-binding      use synthesis default binding rule
Compilation dump:
  -dp                dump tree after parsing
  -ds                dump tree after semantics
  -da                dump tree after annotate
  --dall             -dX options apply to all files
Compilation list:
  -ls                after semantics
  -lc                after canon
  -la                after annotation
  --lall             -lX options apply to all files
  -lv                verbose list
  -v                 disp compilation stages

"-fexplicit" är ju med, men jag hittar inte "ieee"...

[BJ]

Jag hade tydligen fel... Webpack verkar vara för privatpersoner också.
Först får man registrera sig. "User id" är deras namn för användarnamn.
Sen får man fylla i mer saker när man hämtar programmet.
Då vill dom veta vad det är för företag eller organisation.
Jag skrev private, nånting. Det verkar fungera. Jag fick filerna i alla fall.

Så nu har jag webpack och Modelsim XE III starter (gratis-versionen) till windows.
Webpack finns till Redhat linux också. Jag provade i ubuntu, och lade in dom här tre sakerna:
http://www.c3a.de/wiki/index.php/ISE_Webpack_Ubuntu

Det mesta verkar fungera. Men det händer inte så mycket när jag tar
"view/edit routed design (fpga editor)".
I windows verkar programmen prata med varandra genom en lokal nätverksanslutning.
Jag vet inte hur det är i linux. Det kan ju vara nåt annat som är fel också...

[manw]

Jag har använt Modelsim och Xilinx ISE förut. Finns det några gratis-program som kan ungefär samma saker?

Xilinx ISE WebPACK är ju gratis. Och med den kommer ju Modelsim XE III starter. WebPACK innehåller ju även "ISE simulator lite" som jag visserligen inte testat.

Tog igår och laddade ner och installerade Xlinx ISE 10.1 som var gratis att ladda ner. Men STORT är det att ladda ner och installera, totalt 2,25GB, men webinstallfilen är "bara" på 48MB, så suger den ner resten från nätet under installation. Tog nästan en hel dag att slutföra detta innan allt var på plats.

Körde igenom verktyget idag med ett enkelt exempel i den Tutorial som finns med. Jämfört när jag gick kursen för 3år sedan med Modelsim m.fl. så har man nu integrerat allt, så man befinner sig i samma verktyg genom kodning, simulering, syntes och laddning till målsystemet. I verktyget finns en hel del templates också, så även om man som jag är lite rostig i VHDL så får man en hel del hjälp där. Trots att verktyget innehåller mycket så var det inte så knepigt som man skulle kunna tro, bara man lär sig hitta allt.

Har dock ingen hårdvara ännu, så den biten har jag inte tittat på ännu.

Upptäckte att jag var registrerad sedan tidigare, och då var jag registrerad som studerande, nu var det bara att logga in igen och suga ner det nya.

[manw]

Laddade igår ner Alteras Modelsim "Web Edition", som också är gratis och stödjer CPLD och små FPGA enligt info på deras sida.
http://www.altera.com/products/software/sfw-index.jsp Man måste även här registrera sig, men det var inga som helst problem. Denna gick betydligt snabbare att ladda ner och installera än vad Xilinx hela designpaket gjorde. Nu är ju Modelsim "bara" simuleringsbiten och inte samma designstöd sim ISE (med templates etc.), däremot så känns den lite lättare att använda.

Återkommer när jag laddat ner och testat Quartus för syntesbiten.