Bygga en ytterligare dator från grunden - Cortex A35 1.5 GHz, 4 GB RAM 1.2 GHz

[DanielM]

Jag gillar inte att "gödsla" med avkopplingskondensatorer på lödsidan under kretsar. Jag kör numera bara med (minst) 6-lagerskort och plan 2 som GND och 3 som matning och plane capacitor mellan lagren för att sänka induktansen. Sedan placera avkopplingarna på komponentsidan runt om och de måste inte ens sitta nära...

Jag gillar inte heller. Men Texas Instrument rekommenderar att sätta en avkopplingskonding så extremt nära som det bara går.
Du får gärna visa med en bild hur du tänker.

Håller med Limpan4all, över några hundra MHz så är serieinduktansen så pass stor att en lös kondensator inte gör särskilt mycket nytta - all avkoppling kommer från plankapacitansen inuti kortet. Sen får man ju naturligtvis hjälpa till att stadga upp det med kondensatorer på baksidan, men det är inte alls lika kritiskt att ha en per boll. En per boll får man ifrån plankapacitansen.

Jag följer bara vad Texas Instrument rekommenderar. Visst, jag vet. Texas har inte alla gånger rätt, men dom har fått sitt SK-AM69 utvecklingskort att fungera.
Texas säger bland annat att dom har kört simuleringar och kommit fram till detta resultat.
Jag håller med annars att det är rätt brutalt att slaviskt följa "PCB Design Recomendation". Ibland undrar jag verkligen om dom själva vet marginalerna, eller om dom försöker bara göra så bra som det går, fast behovet finns inte.

Men jag delar inte denna åsikt att "all avkoppling kommer från plankapacitansen inuti kortet". För det gör den inte. Varför används avkopplingskondensatorer ens? Varför sätter man dom väldigt nära matningspinnen?

När det gäller Ethernet så är det inte så kinkigt som man tror. Vi gjorde experiment på ett tidigare jobb och hade många centimeter i mismatch (över en 100m kabelrulle) innan det blev problem inom ett signalpar, och mellan signalparen är det ännu mer förlåtande. Gör det fint och rent och ungefär lika långt så kommer det fungera fint.

Ja. Exakt. I en ethernetkabel så kan ju ledarna förflytta sig lite huller om buller. Beroende om man böjer kabeln eller viker den. Ändå fungerar dom.
Alltså borde jag bara dra diffparen utan att modifiera dom.

Men för ramminne vet jag att där är det annat.

[limpan4all]

Grejen med avkoppling är att spänningen inte skall droppa så att funktionen störs vid snabba strömpulser. Så långt är det ingen tvekan alls. Vad det rör sig om är att plankapacitansen är viktigare för att strömmen skall kunna komma till lasten fort. Då blir längden på viahålen en induktans som gör att avkopplingskondensatorer som sitter 1,6mm bort från BGA punkten är tämligen meningslösa samt att avkopplingskondensatorn dessutom har en egen serieinduktans. Så plankapacitans eliminerar problemet i alla fall i det runt tjugotalet designer som jag har använt metodiken till. Då gäller det att ha ett obrutet GND jordplan som lager 2 (och all ledig kortyta på lager 1) samt den viktigaste drivspänningen på lager 3. Detta ger en kapacitans som på pappret ser nästan meningslös ut. Men då serieinduktansen är löjligt låg så kommer det att fungera utmärkt ändå (bättre än 30 talet kondensatorer på lödsidan). Sedan placerar man sina avkopplingskondensatorer runt de snabba kretsarna på komponentsidan som har kortare avstånd till plankapacitansen än vad de någonsin kan ha monterade på lödsidan. Några tankkondensatorer med ett "bra" ESR typ 25V 1206 X7R på 1uF placeras dessutom "runt om". För alla keramer har en Vbias som man måste ta hänsyn till (vid nominell spänning så är kapacitansen kanske bara 20% av den specificerade (som mäts som AC runt noll volt (dvs utan Vbias))). Se gärna för en introduktion till problemet. Sedan kommer kapacitansförändringar som beror på yttre mekanisk påkänningar (mikrofoneffekt på kapacitansen...).
Så trots att keramiska kondensatorer "alltid" används som avkopplingskondensatorer så är de oftast rätt dåliga på just det... Om man inte väljer typer som har minst den dubbla spänningsmarginalen mot vad man behöver men jag siktar alltid på minst 3ggr. Z5U och andra material är fullständigt odugliga. Som materiel bör man välja X7R (till nöds X5R) men hellre NP0 om man hittar med vettig kapacitans och spänning i den storleken man behöver.

Tillverkarna av kretsar har kört sina "standardkopplingar" i massor av år nu utan att ifrågasätta det sunda förnuftet eller hur de fungerar i verkligheten...
Jag gick en veckokurs (drygt 25kSEK + moms) med Lee W. Ritchey som lärare för drygt tio år sedan som verkligen öppnade ögonen på mig vad det gäller avstörning och avkoppling samt PCB high-speed design och signal integrity.
Hans böcker som varmt kan rekommenderas finns här https://speedingedge.com/products/right-first-time/ Inte helt billigt eller särskilt lättillgänglig information men definitivt prisvärda.

Men du gör som du vill.

[DanielM]

Okej.

Du vet om att detta är bara matningsspänningen på 0.8V, 1.8V och 3.3V?
Så du menar att en kondensatorbank av fåtal likasinnade kondensatorer, uppradat snyggt runt om VCC paddarna, är minst lika effektivt som att sätta 0201 på varje pad?
Monteringsmässigt så är det så i alla fall.

Men jag skulle vilja höra andra säga samma sak. Att det är bättre att köra kondensatorbankar med fåtal, men stora kondensatorer, istället för ett "kondensatornät" av mikrosmå kondensatorer.

[Xyzzy]

Fast det var ju inte det limpan påstod.
Läs inlägget igen.

[DanielM]

Det vore enklare om han kunde visuellt visa.
Jag förstår att man kan uppnå en interplankapacitans igenom att ha två plan nära varandra (< 10 mil) med olika spänningspotentialer.

Jag tror det är så limpan ville förmedla.

Above approximately 250 MHz, PCB mounted capacitors are not very effective, however, since TI uses
some amount of on-die capacitance, they are adequate for our embedded processing chips, but for any
high speed system especially systems with more than one processor, inter-plane capacitance is very
helpful. Inter-plane capacitance is the capacitance that happens when two PCB layers are brought in very
close proximity to each other. Often this requires two extra PCB planes, one power and one ground, that
are separated by an extremely thin (<10 mils) layer of dielectric. Since the only "lead" to this giant
"capacitor" is the tiny length from the chip's die to the plane and back, inductance is extremely small. This
is why planar capacitance can be effective to 10+ GHz, and is invaluable for systems with very high speed
PHY chips or other chips that require very high speed decoupling.

Jag har följt detta råd:

TI recommends placing one 0.1 µF cap (in the smallest possible package size, to reduce lead inductance)
as close to the chip as possible for every two power pins. Power and ground routes to the BGA should go
as directly as possible to the power and ground planes and power and ground traces to and from the caps
should also be as short as possible to the power and ground planes. Do not wire the BGA balls to the
capacitor before going to the ground and power plane! This increases trace length and reduces the
effectiveness of the power distribution network, especially if any planar capacitance is used.

och självklart vet jag, och detta nämner även TI:

Inter-plane capacitance is not required for any current catalog processor, but if your PCB has the
possibility of having a ground and power plane in very close proximity to each other, take advantage of it.
It will decrease noise substantially and help ensure a good, stable power supply to the processor pins.
The benefits are:
• Greatly reduced inductance, which means:
– Lowered power supply impedance across a very broad range of frequencies
– Decreased need for discrete capacitors (in some cases the smaller discrete capacitors are completely eliminated)
– Increased cost of adding two planes can be offset by the reduced cost of discrete capacitors and their assembly as well as the reduced size of the PCB, in some situations resulting in even lower cost (vs using discrete capacitors)

https://www.ti.com/lit/an/sprabv2/sprab ... 1279687054

[DanielM]

Jag tycker detta ser skitfult ut. Det är säkert svårt att få ned strömmen också. Notera att denna processor drar enormt mycket ström. Inte under 5.0A.
Jag funderar på att göra liksom en kopparö som sträcker sig till en grupp av sammanslutna spänningar t.ex. VDD_CPU_3V3. Sedan placerar jag olika kondensatorer på denna ö.

De lager jag har nu är:

- Signal/GND
- GND
- Signal
- Signal
- PWR
- Signal/GND

Skärmbild 2025-07-01 185745.png

Då menar jag så här. I denna ö, så väljer jag färre kondensatorer. Snyggt uppradade så det ska vara enkelt att montera.
Vad tror ni om detta?

- Swiss cheese metoden?
- Texas (instrument) style metoden?

Skärmbild 2025-07-01 193955.png

Skärmbild 2025-07-01 203649.png

Edit:

Jag tror det får bli så här:

- Topp/GND
(Dielectric < 10mil)
- PWR
(Dielectric < 10mil)
- Sig1
(Dielectric > 10mil)
- Sig2
(Dielectric < 10mil)
- GND
(Dielectric < 10mil)
- Botten/GND

Nu får jag interplankapacitans mellan Top och PWR samt jag får induktans över vian. Dessutom kan jag addera mer kapacitans på botten.
Alltså: Kapacitans - Induktans - Kapacitans. Ett filter alltså.

[DanielM]

Kvällens bidrag!
Trots att jag fick göra om allt...tack Limpan för en övertygelse.
Jag lägger kraft på att fixa interplankapacitans. Än fast jag skulle göra det också i förra konstruktionen, men som ni såg så placerade jag först ut kondensatorerna.

Denna processor har vissa paddar som kommer sluka mycket ström. Räkna med 1.5A per avdelning så att säga. Jag har valt 6 lager för att hålla det ekonomiskt. Jag ska egentligen inte lägga på så mycket komponenter: USB 2.0 räcker då jag har använder inte USB-minnen, eMMC / eller UFS..., Display Port, 1 x LPDDR4 8 GB 32-bit och ethernet. Sedan är jag nöjd.

Bottenlagret kommer vara GND + signal. I mitten så ser ni många vior som en rektangel. Dessa är GND vior som ska koppla ihop topplanet med övriga plan.

Skärmbild 2025-07-01 233807.png

Femte planet är PWR plan + signal. I mitten av kortet så används dom som PWR endast. Men utanför så kommer dom användas för andra saker. Notera att det blir en interplankapacitans här mellan bottenlagret och femte planet.

Skärmbild 2025-07-01 234357.png

Fjärde planet kommer fungera som ett plan som har en heltäckande yta av GND och sedan kommer den ha signal. Nu vet jag att man inte ska dra ledare i ett GND plan för risken är att man kan bryta upp planet. Men jag kommer vara försiktig med detta också.

Skärmbild 2025-07-01 234552.png

Tredje planet är samma sak som fjärde planet. Jag kommer vara försiktig när jag drar ledare i detta plan så jag inte förstör interplankapacitansen.

Skärmbild 2025-07-01 234836.png

Andra planet är ett PWR plan och signalplan. Det är bara ett PWR plan under processorn.

Skärmbild 2025-07-01 235041.png

Topplanet är både GND och signal. Notera att jag kommer se till att utgångsströmmen från processorn ska gå i topplagret. Detta är av orsak för att jag vill inte dra ledare för GND.

Skärmbild 2025-07-01 235401.png

Och självklart stacken JLC06161H-1080B Stackup. Notera att Signal/GND och Signal/PWR är väldigt nära varandra.

Skärmbild 2025-07-02 001041.png

Det jag tänker göra efter detta är att skapa kondensatorbankar av 0402, 0603, 0805, 1206. Snyggt uppställt så det ska enkelt kunna monteras. Dock inte så många tycker jag.
Jag vet att Texas Instrument säger en kondensator per pad...men..men...