2xLVDS SDR till 1xLVDS DDR

[Andax]

I ett system där jag har 8 databitar i form av 8 lvds par + klocka och strob (också lvds par) skulle jag vilja spara in på lite ingångar till en fpga. Datatakten är ca 300-400 Mbit/s.

Finns det något smart sätt att kombinera ihop två data bitar och få en double data rate signal där ena databiten ligger på rising edge och andra på falling?

Det finns ju kretsar för serialisering, men de flesta verkar ta typ mellan 7 och 16 bitar och generera en bitström på 2-3 Gbit/s. Enklare fpga klarar inte så snabba signaler utan speciella tranceiver-ingångar.

[psynoise]

Vad jag har sett i äldre elektronik verkar CPLD vara vanligast till klisterlogik. Ett svagt minne från en gammal kurs säger mig även att timming är enklare med CPLD än FPGA. Därav kanske du skulle kunna titta på vad som går att realisera med en sådan framför din FPGA. En tanke är att klocka en eller flera skiftregister med anpassad bitström till din FPGA.

Vidare hängde jag inte med på om du var tvungen att ha LVDS ända from till FPGA:n eller om du kan köra single ended från en mottagare?