Minimera strömförbrukning

[Icecap]

Försök läsa vad jag skrev!

Vid att ha en pull-up och transistorer till att dra ner ingången vid aktivering kommer du att skicka in 0V när du aktiverar en knapp, samma aktivering slår på spänningen till systemet och under uppstarten ska du såklart dra en pinne aktiv så att den stannar på så länge det behövs.

Alltså behöver du aldrig bekymra dig om spänningsnivåer, det blir automatisk rätt.

[Rick81]

Jag är inte med på vad du menar....om jag har en pullup så blir det ju ändå spänning på pinnen när processor inte ha spänning?

Kan du visa på en bild hur du menar?

Helst vill jag slippa transistorer+motstånd då jag har två knappar och det är lite tight på PCB.

[Icecap]

Pull-up'en sitter ju till µC'n matning så när µC'n är spänningslös är pull-up'en det ju också.

[Rick81]

Aha ja så klart, det är ju inte svårare än så. Man tackar!

[Icecap]

Det betyder såklart att knapparna aktiverar en '0' på ingången när du trycker men det borde vara ett mindre problem, en invertering av de avlästa bits och saken är biff.

[Rick81]

Yes det är ju bara SW!

[Rick81]

Blev inte riktigt nöjd med strömförbrukningen via stänga av LDO så nu har jag lagt in en PMOS för att slå av allt (utom batteriladdningskretsen) i standby.

Men PMOS S,D går på högre spänningen än MCU vilket då gör att jag behöver en NPN transistor för att öka spänningen till Gaten, men då invertarar jag signalen vilket ställer till det för övrigt elektrisk logik. Jag kan ju lägga till en NPN transistor till som inverterar signalen men då kommer ju denna dra ström i standby, vilket jag inte vill....något bättre förslag?

[Icecap]

Hur menar du att NPN-transistorn drar ström i stand-by?

P-MOSFET'en har inkommande ström på source.
Mellan source och gate sitter ett motstånd för att stänga av. 100k blir fint.
Sedan sitter det en NPN mellan GND och gate för att kunde slå på.

Ström in på basen ger ström till hela systemet.

I avstängd läge dras otroligt lite ström.

[Rick81]

Så här har jag kopplat:



OR kommer gör att när en knapp trycks eller andra villkor är uppfylls blir det 3.3V på basen på NPN som då öppnar vilket då ger 0 på gaten och PMOS stänger....jag vill ju ha omvänt

[Rick81]

Lägger jahg till en NPN till som inverterar signalen kommer ju den gör att den andra NPN leder hela tiden.

[Icecap]

Om du har en P-MOSFET med + in på source och lägger 0 på gaten öppnar den ju!

[Rick81]

Icecap: Med risk för att verka trög (dock har jag inte hållit på med PMOS på 10 år) kan du bekfräfta att i min design kommer följande vara korrekt:
1) Om Spänning på R41 från dioder är 3.3 V -> Transistor T7 öppnar, ger nära 0 V på Gaten och PMOS kommer då leda ström från Sorce till Drain
2) Om Spänning på R41 från dioder är 0 V -> Transistor T7 är stängd, ger nära VCC (12-24V) V på Gaten och PMOS kommer INTE leda ström från Sorce till Drain, dvs Vin på U2 kommer inte få ström

[prototypen]

Ja, det funkar så men om du lägger 24 V på gaten så vill nog inte din PMOS vara med så länge, den tål normalt bara 20 V.
En zener eller en transientskyddsdiod på 10-15 volt mellan gate och source och ett motstånd till din NPN transistors kollektor får det hela att överleva.

Utanför din ritning, sitter det en µC som ger ström till NPN transistorn som håller igång systemet när man släppt knappen?

Protte

[prototypen]

Men varifrån får du 3,3 volt till knapparna om LDOn är avstängd?

Jag har ett liknande projekt där knapparna sitter över NPN transistorn.

Protte

[Icecap]

Når NPN-transistorn slår på kommer P-MOSFET'en att slå på också. Så den del fungerar bra.

Som Prototypen skriver finns det en gräns för vilken Vgs transistorn tål, ofta ligger den runt ±12V. Om den överstigas dör transistorn.

Prototypens fråga rörande hur du aktiverar det hela med 3,3V (som ju är avstängd) är mycket relevant och då du bara presenterar ett litet utklipp av schemat är det ju inte till att svara på.