- Generera EN logik signal under noggrant mätt tid, få tillbaks EN annan signal, mäta dess längd/tid med typ 9-10 siffrors upplösning

Pseudo:
1 Vid logikport A hög; räknaren startar
2 När räknaren slår om till 2^32 (000...000) ställ utlogik B hög och räknaren stoppar
3 (någon uS paus)
4 Ställ utlogik C hög och räknaren startar
5 Vid inlogik D hög så stoppar räknaren
6 (någon uS paus är acceptabelt här för att få räknaren i synk)
7 Läs av räknare & exportera värdet.
8 Återställ A och C (typ 1mS)
9 Omstart
Alltså; låt räknaren gå till 2^32, räkna igen, stoppas av insignal, läs av.
Vid 1GHz så tar 1-2 ca 4 sekunder (2^32/1e9)
Steg 4-5 kommer att ta typ 3 sekunder.
Det finns naturligtvis flera sätt att göra det på.
- Räknare + logik
- Mikroprocessor
- FPGA
-
Funderingar Räknare + logik
==================
Det är dyrt med GHz-logik. fyra räknare 8 bit som klarar GHz, typ en tusenlapp. Men eftersom den 24e biten kommer att uppdateras med ca 4MHz så tycker jag att det borde gå bara att ha standardkretsar för dom 24 första och höghastighetskretsar bara för dom sista åtta LSB? Har jag rätt? Jag ska ju inte använda något delvärde synkront.
Motsvarande när räknaren stoppas; jag behöver inte läsa värdet omedelbart, kan stoppa räknarens klocka, vänta några uS på att signalen ska propagera hela vägen till alla bitar. Fungerar det eller tänker jag fel?
...Jag har tittat på MC100EP016A-serien för GHz-delen.
Mikroprocessorer och FPGA
=========================
Ja där är jag ute på djupt vatten. Någon som kan komma med någon idé? Eller ska jag köra Räknare+logikkretsar.
Klockan på ca 1GHz måste naturligtvis vara stabil men just nu kan vi anta att det går att ordna.