Svenska ElektronikForumet

Tack Henrik! Det var så det fungerade .

Men, som standard är "Solder side" mirror, men inte "Component side", ska det vara så, och hur ska i så fall mitten lagerna vara?

Blir det tydligt om man döper dem till "Solder side", "Component side", "GND layer" och "VCC layer", eller ska jag ha dem som "Layer 1", "Layer 2" osv?

Kimmen: Dem är spänningslager (GND på ett och olika spänningar på det andra) så dem dålde jag eftersom dem är polygoner över hela kortet.

Layer 1..2 osv är bättre i så fall! pcb-huset får ju bara en hög med filer av dig, så det är enda sättet de kan veta i vilken ordning kortet ska stackas.
Det är lite olika det där med spegelvändningen. Vi brukar inte vända nåt lager, och det har alltid gått bra ändå. Jag tror det är en rätt så trivial manöver för dem att göra i efterhand om det behövs.
Vi brukar skriva "1", "2", osv i resp kopparlager (med öppning i polygonen vid texten, så man kan se alla siffrorna genom kortet i efterhand) för extra tydlighet.

Nu har jag skickat det, gjorde som du sa och kollade igenom .cmp filerna med GC-preview, det såg bra ut. Så nu är det bara att vänta och hoppas på det bästa!!

Angående layer-stacken i DRCn som du började fråga om. Du kanske har lurat ut det redan, men det man gör där är att definiera hur vias får gå.
Det är t.ex. möjligt att ha vias som inte går igenom hela kortet utan bara vissa lager. Paranteser bestämmer vilka lager som får ha vior, "*" och "+" bestämmer hur kortet är uppnbyggt. Jag är inte helt hundra men jag tror det fungerar såhär:

1*2+15*16 Lager 1&2 är ett kretskort, lager 15-16 är ett kretskort. Dessa stoppas sedan ihop med nåt material emellan. Jag är lite osäker på varför man gör denna distinktion, kanske har något med hur drill-filen blir sedan? Jag tror iaf att alla kretskort görs som tvålagers kort, som sedan limmas ihop med varandra.

(1*2+15*16) Samma som ovan, men nu tillåts vior. Dessa vior går alltid igenom hela kortet (parantesen är runt hela kortet).

((1*2)+15*16) Nu tillåts även vior (utöver de vanliga) som bara går mellan lager 1&2, dvs inget borrhål igenom lager 3&4 för dessa vior.

Och så vidare. Du ser en genomskärning av lagerstacken i eagle mellan vilka lager viorna går. Den uppdateras löpande allteftersom du ändrar formeln.

Tack pagge, Nu klarnade det lite!