Svenska ElektronikForumet

Lekte lite med OP-förstärkare i helgen ör att få lite mer praktisk kunskap.
Det blev lite experiment med denna koppling. V: 8V
R amp: TLC2272
FET: FDP6670
R shunt: 37ohm

Med 100k potentiometer regleras strömmen genom FET och Rshunt. Kurvans x-axel visar spänning mellan FET gate och 0V (GND), Vgg. Dvs INTE Vgs.
Eftersom ökad ström genom Rshunt "lyfter" transistorns Source till ökad spänning antar jag att även Vgs påverkas med minskad spänning.
Fundering 1: Kan man säga att Vgs=Vgg-37ohm*Id ??

Det sitter en switch vid FET Drain. Om den är öppen får man en viss spänning på OP in+ bestämd av pot'en.
Om man sluter switchen får man oftast en annan spänning på OP in+. OPn gör ju allt den kan för att åstadkomma samma spänning på både in+ och in-.
Men vad är det som driver detta i OPn? Att spänningsdelaren som uppstår i 100k potentiometern vill ha en spänning och OP en annan i samma punkt betyder väl att OP kan både höja och sänka denna punkt?
Måste man tänka på att inte belasta ingångarna för mycket?
Det är ju bra om man kan OP-teori så jag försöker lära mig med bla HANDBOOK OF OPERATIONAL AMPLIFIER
APPLICATIONS. Figure 7 visar en model med Zin. Den modellen innebär att spänningen över Rshunt "drar" spänningen på in+ närmare det värdet och spänningsdelaren 100k pot tidvis "drar" åt ett annat håll.
Fundering 2: Vill man /måste man ha resistor på OP input?

Det som driver op-ampen är spänningsmatningen till den trots att den inte är ritat in!

"Att spänningsdelaren som uppstår i 100k potentiometern vill ha en spänning och OP en annan i samma punkt betyder väl att OP kan både höja och sänka denna punkt?"
- Är mycket osäker på vad du menar. Spänningsdelningen som sker ger ut en spänning från potentiometern.

"Måste man tänka på att inte belasta ingångarna för mycket?"
- Igen, vad menar du? Ingångarna är just ingångar och ger inget ut, alltså kan du knappast belasta dom det minste. Men du kan belasta det som ger ingångarna spänning.

Det schema är en konstantströmskoppling, op-amp'en förstärker bara spänningsskillnaden mellan ingångarna och skickar resultatet ut på utgången. Resten av kopplingen ser bara till att det blir en återkoppling så att in-signalerna till op-amp'en balanseras ut.

Det är så att om man kopplar upp denna krets och läter switchen vid FET drain vara öppen och låt oss äga att jag vrider 100k pot till 50% vilket ger 4V till OP in+.
OPn och FET är "avstängda" eftersom de inte får spänning.

Sluter man switchen så "startar" OPn och FETen OCH spänningen på OP in+ blir en annan.
Det är ju inget konstigt i sig men det betyder att OPns in+ kan driva (höja/sänka) spänningen i spänningsdelarens mitt-punkt.
Jag menar att ingångarna är inte bara ingångar.

Du behöver att läsa databladet för den aktuella op-amp!
En del klarar inte mer än en viss spänning mellan ingångarna.

Och jag antar att du har spänningsmatningen kopplat till op-amp'en som det ska ÄVEN om det inte är ritat in i schemat.

Ja, det är 8V och 0V till OP-ampen.

Databladet säget Input voltage: Vdd -1.5V.
Du har rätt, jag måste kolla om jag håller mig inom det.

Vad är det för OP?

Ja den borde väl funka. Oavsett vilket skulle jag nog plocka i några motstånd, kanske 47k på ingångarna på OPn och 1k på gaten. Eller något i den stilen.

Finns det nån förklaring till varför eller är det erfarenhet som talar för det?

Det är nog snarast "good practice". Kanske onödigt.

Gjorde lite justeringar. Justerade spänningsdelaren så att den max ger 6.5V. Flyttade switchen till in+.
Jag hade fel tidigare om att OPns ingång påverkade spänningen i punkten mellan potentiometern och in+.
Så "Ingångarna är just ingångar och ger inget ut".

"good practice" är intressant. FET gate är kapacitiv och jag antar att OP input oxå är det. I fallet FDP6670 2440pF och OPn 8pF (om jag läser datablad rätt). Motstånd skapar väl bara en "RC timer" som är onödig. Eller ska man se det som ett filter som tar bort störningar?

Flytten av brytaren är helt fel!

Den är bara till för test-mätning av spänning från spänningsdelaren.