Svenska ElektronikForumet

Jag tänkte försöka konvertera en pryl som nu använder fyra stycken 72p 32M SIMM'ar till att istället använda två stycken 64M i varannan plats.

Nu har jag dessvärre inte schemat till prylen jag tänkte modifiera, men om man tittar på SIMM-platserna på ett annat schema (på en helt annan pryl) så kan man se att samtliga pinnar bara är kopplade paralellt (även A0-A11 och CAS), UTOM de fyra RAS-pinnarna, dom är anslutna såhär:


SIMM0:
RAS0 - _RAS0
RAS1 - _RAS1
RAS2 - _RAS0
RAS3 - _RAS1

SIMM1:
RAS0 - _RAS1
RAS1 - +5V
RAS2 - _RAS1
RAS3 - +5V

SIMM2:
RAS0 - _RAS2
RAS1 - _RAS3
RAS2 - _RAS2
RAS3 - _RAS3

SIMM3:
RAS0 - _RAS3
RAS1 - +5V
RAS2 - _RAS3
RAS3 - +5V

Hmm ? man ser ju mönstret, men kan jag över huvud taget swappa några pinnar där och få det så att man kan sätta in två 64 istället för fyra 32'or ?

Exemplet ovan maxar nog också ut på 32M, så det hade varit intressant att se hur det såg ut i en pryl som faktiskt supportar mer minne..

Fanns 72-pin-SIMM'ar i olika varianter med olika "geometri"?

Jämför de klassiska SDRAM-DIMM'arna, där fanns åtminstone 256MB-varianten i två olika orienteringar, varav den äldre funkar fint med t.ex. 440BX medan den nyare inte funkar (eller snarast inte ger full kapacitet) med 440BX.

Om din pryl verkligen får 128MB med 32MB-simm'ar så lär det väl vara "enkelsidiga" 32MB-simm'ar.

Wikipedia säger:
"/RAS1 and /RAS3 are only used on two-rank SIMMS: 2, 8, 32, and 128 MB."

I det här databladet så är det också uppenbart att så är fallet.


Hur mycket faktiskt minne får du ut med olika minnesmoduler istoppade?

(moduler på 64MB eller större var väl extremt ovanligt, jag har aldrig stött på sådana).

Jag vet inte exakt vad för storlekar som stöds, men med fyra 32'or blir det 128M, med fyra 16M blir det 64M.

Osäker på om minnena var enkel eller dubbelsidiga, ska kolla det, 64äorna som jag beställt ser ut att vara dubbelsidiga iaf.

Första gången jag sett ett datablad på en SIMM, intressant

Anledningen till att man splittar på det där sättet är troligen refresh.

Hur då menar du ? det har alltså inget med själva adresseringen att göra ?

Jag är som sagt var inte helt insatt i hur de adresseras, men refresh kan ju göras genom att adressera enbart raderna i minnet (RAS refresh kallas det väl). Och jag misstänker då att man splittar dem sådär för att på ett smidigt sätt kunna refresha så stor del av minnet som möjligt parallellt.

http://en.wikipedia.org/wiki/Memory_ref ... resh_works

Det här blev ju mer komplicerat än jag hade tänkt, jag hade ju trott att man helt enkelt splittade upp adresspeinnarna mellan modulerna, men det var ju långt ifrån så enkelt..

Nu är jag igång igen.. både med föregående projekt, OCH att försöka klura ut hur ett gäng simm'ar jag köpt egentligen är konstruerade, dom verkar nämligen inte vara kompatibla med nåt normalt.

Hittade denna PDF'en som var rätt intressant.

http://www.ele.uri.edu/iced/protosys/ha ... nt-8MB.pdf

En sak jag noterat är att alla "normala" 32M-SIMM'ar jag har har antingen några få kretsar (med fler ben) , ELLER så har dom 16 stycken RAM-kretsar, typ 814400D (1Mx4) alt 417409 (4Mx4) eller liknande, medans mina "mysterieminnen" har 20(!) stycken 8116400A (4Mx4)

Nu skulle man verkligen vilja ha en SIMM-testare, elelr en SIMM-test-topp till min Hilo All-LAB

Kanske är ute och cyklar. Kan 72p dimm ha ECC?

Samma tanke slog mig också, ECC

Mja, inte ECC vad jag vet, däremot paritet, men då borde det ju bara bli 18 kretsar istället för 16 ? eller ? (varje krets är 4 bitar, och en paritetsbit per byte)

Dock ska paritetsminnen funka i maskiner som inte använder paritet också, till skillnad från ECC-minnen (typ DDR2/3) som normalt inte funkar på moderkort som inte supportar detta.


Igårkväll lödde jag dock bort fyra kretsar från en av mysteriesimmarna för att se hur det var kopplat, men jag insåg att jag nog får löda loss allt om jag ska få rätsida på det, går iofs ganska lätt med varmluft

Jag mätte iaf lite, och kunde konstatera att det INTE var kopplat som på JEDEC's referensdesign, det kanske inte betyder nåt iofs, men på referensdesignen går ju DQ1-DQ4 till den första kretsens DQ1-4, och sen går DQ5-DQ8 till DQ1-4 på den andra kretsen osv hela vägen, det är ju
logiskt, men nu när jag lödde loss de fyra första(?) kretsarna på detta minnet så gick DQ1 till DQ1, sen (om jag minns rätt, ska få ner allt på papper sen när jag lödit loss allt) DQ12 till DQ2 och DQ4 till DQ3 eller nåt sånt.. mycket skumt, det borde ju orsaka problem efterssom CAS0/1/2/3 och RAS0/1/2/3 går till olika kretsar ?

Enl JEDEC-referensen så går alla pinnar förutom just RAS/CAS och DQ1-4 till samtliga minnen.