Svenska ElektronikForumet

Hej,

Jag håller på meckar med ett FPGA utvecklingskort (Spartan 3 Starterkit).

Nedan är en skärmdump från en post-place-nroute simulering.
Tycker att det ser väldigt konstigt ut, när jag kör RTL simulering så är alla signalen synckrona med klockan.
Är några saker som jag tycker är konstiga:

- ram_we går låg innan rising edge
- ram_we är bara låg i ca en halv period
- ram_io är också bara låg en halv period.



Jag förstår att det kan ta ett tag innan en signal blir låg/hög. Men här så blir de låga för tidigt samt att de är bara låga en kort tid?

Det är ju helt omöjligt att säga varför det ser ut som det gör. VHDL-koden är helt nödvändig för att kunna säga något...