Sida 2 av 4
Re: Impedans IO-pinnar
Postat: 21 februari 2012, 21:34:22
av ghu
Om man anpassar vid ledningens slut kommer signalen att se likadan ut utefter hela ledningen eftersom det inte blir några reflektioner.
Gör gärna experiment i LTSPICE eller liknande program. Där finns en förlustfri transmissionsledning som man kan experimentera med
Re: Impedans IO-pinnar
Postat: 21 februari 2012, 21:37:19
av TomasL
Ok.
Re: Impedans IO-pinnar
Postat: 21 februari 2012, 21:51:28
av jesse
Vad är det för avstånd och frekvenser det handlar om?
Re: Impedans IO-pinnar
Postat: 21 februari 2012, 21:52:18
av PF013
Att terminera i ledningens slut är mycket riktigt ofta bäst, men det ger bara halva amplituden kvar, och drar energi.
Re: Impedans IO-pinnar
Postat: 21 februari 2012, 22:20:15
av TomasL
Flanktiden på en en processorpinne ligger runt 5ns, vilket motsvarar 200 MHz.
Re: Impedans IO-pinnar
Postat: 21 februari 2012, 22:24:36
av ghu
Man får mycket riktigt bara halva amplituden om man har anpassning i båda ändar av ledningen.
Om källan har mycket lägre impedans än ledningens karakteristiska impedans fås hela amplituden om man impedansanpassar i ledningens slut.
Kanske är det så att om man vill ha "både livrem och hängslen" så ska man anpassa i båda ändar men jag tror inte att det är nödvändigt.
>PF013: Vet du om det är svårt att rent praktiskt få till det med impedansanpassning bara vid källan? Det känns ju som att då man kopplar till en belastning vid ledningens slut så blir den ju inte idealt öppen utan man borde väl räkna med åtminstone en belastningskapacitans?
Re: Impedans IO-pinnar
Postat: 21 februari 2012, 22:58:35
av PF013
Om det är en enkelriktad signal mellan en sändare och en mottagare så är det lätt att få det bra med serieterminering, i alla fall i normala CMOS-kretsar med stigtider över 400 ps och lastkapacitanser på under 5 pF. Under sådana förutsättningar verkar också simuleringar med den förlustfria transmissionsledningsmodellen i LTSpice stämma hyffsat överens med verkligheten.
Re: Impedans IO-pinnar
Postat: 22 februari 2012, 00:58:44
av jesse
TomasL skrev:Flanktiden på en en processorpinne ligger runt 5ns, vilket motsvarar 200 MHz.
Ofta vill man ju ha långsammare flanker - det kan göra saker och ting enklare. Men då får man skaffa en extern transmitter... ofta med valbar maxfrekvens, t.ex 250 kHz, 1MHz , 10 MHz...
Re: Impedans IO-pinnar
Postat: 22 februari 2012, 02:26:23
av thebolt
PF013 skrev:Nackdelen är att signalen ser ut som skit i alla punkter på ledningen utom i slutet, så det fungerar inte på multidropbussar.
Å andra sidan är sändar-terminering ibland det enda sättet att terminera en multidrop, speciellt en där du inte vet antalet enheter i andra änden..
I en del fall (t.ex. DDR2-system) vill man ju dessutom ha en serie-resistor för att begränsa ström/overshoot, och ibland kan man ju då slippa extra parallell-terminering.
Rörande orginalfrågan ang. impedans på utpinnar så är min erfarenhet att då det verkligen spelar roll så är det specat, i andra fall finns det ofta drivstyrkediagram som kan ge en hint iaf.
Re: Impedans IO-pinnar
Postat: 22 februari 2012, 06:20:56
av Swech
Flanktid på 200MHz är väl mindre interessant. Det som är interessant
är hur fort själva signalen är....
Annars skulle man ju även behöva terminera en 1Hz klocksignal från samma typ av pinne.
Swech
Re: Impedans IO-pinnar
Postat: 22 februari 2012, 07:00:00
av TomasL
Nja, iom flankerna, kan man vid ogynnsamma lägen få ringning, vilket jag råkade ut för i labbuppställningen. RD-stroben Ringde vilket orsakade multipla läsningar.
Problemet är inte så stort vid 5V-logik, men med 3-V logik är störmarginalen lägre.
Re: Impedans IO-pinnar
Postat: 22 februari 2012, 08:14:51
av TomasL
Frågan är då vilken åtgärd som är bäst.
Ser ut så här:
Processor>ca 70-80mm koppar (120 ohm)>enhet1>30 mm koppar (120 ohm)>50mm FPC>30 mm koppar (120 ohm)>enhet2.
Flanktider Processor <5ns.
Läsning/skrivning ca 13M/s
3V-logik.
Enhet 1 CF-Minne, med flanktider anpassade för UDMA133.
Enhet 2 Display.
16 bitars Bidrektionell databus, enligt 80-scgema, dvs separata RD/WR strober.
Re: Impedans IO-pinnar
Postat: 22 februari 2012, 09:13:42
av Swech
Är labbuppställningen också gjord på ett 4 lagers kort med samma data?
Annars söker du en lösning på ett problem på en uppställning för implementation på
en helt annan uppställning.
Swech
Re: Impedans IO-pinnar
Postat: 22 februari 2012, 09:50:08
av TomasL
Nej, labbuppställningen är nog på tvålagers kort med "skatbo" anslutningar.
Jo jag vet att jag sannolikt inte kommer att få problem, men man fick sig en tankeställare.
Ringningarna på RD/WR stroberna, var tillräckligt kraftiga för att generera extra Läs/Skrivoperationer, vilket naturligtvis inte är speciellt bra, framför allt när de anslutna enheterna autoinkrementerar.
Sedan är det ju så att när väl det går i produktion, är det lite senat att lösa eventuella problem.
Bättre att mota Olle vid grinden sas.
Re: Impedans IO-pinnar
Postat: 22 februari 2012, 10:13:07
av jesse
Kan ju vara intressant att se hur den där RD/WR-signalen ser ut...
Jag antar att ringningarna är betydligt högre frekvens än 10 MHz.
Lågpassfilter (R-C) ?