Postat: 29 maj 2008, 09:11:02
Hmm, ska du implementera lösningen i CPLD/FPGA eller med 74-kretsar?
Hur hade du tänkt driva servona om du inte ska ha klocka eller uC?
Om detaljen vid uppstart är utanför avkänningsområdet, vilken av de 2 yttersta ska då ligga i minnet? Eller ska man då hellre anta att den ska åka rakt fram tills dess att någon av detektorerna ser något => antalet tillstånd =9, dvs 8st tillstånd när någon av detekorerna ser något + 0 tillstånd då ingen av detektorerna ser något.
Antal tillstånd=2^x=9 => Avrundas uppåt => x=4 d-vippor i en FSM
Sedan tillkomer kombinatoriska nät på ingång samt utgång för kodning av signalerna så att 1:an från någon av detekorerna bibihålles även om detaljen befinner sig mellan 2 detektorer.
Så jag skulle ha löst prolemet med en kombination av CPLD+uC.
Hur hade du tänkt driva servona om du inte ska ha klocka eller uC?
Om detaljen vid uppstart är utanför avkänningsområdet, vilken av de 2 yttersta ska då ligga i minnet? Eller ska man då hellre anta att den ska åka rakt fram tills dess att någon av detektorerna ser något => antalet tillstånd =9, dvs 8st tillstånd när någon av detekorerna ser något + 0 tillstånd då ingen av detektorerna ser något.
Antal tillstånd=2^x=9 => Avrundas uppåt => x=4 d-vippor i en FSM
Sedan tillkomer kombinatoriska nät på ingång samt utgång för kodning av signalerna så att 1:an från någon av detekorerna bibihålles även om detaljen befinner sig mellan 2 detektorer.
Så jag skulle ha löst prolemet med en kombination av CPLD+uC.
