Jag håller på dra linjer till ett ehternet PHY som heter
RTL8211F-CG.pdf
. Det är en RGMII ethernet PHY.
Skärmbild 2024-04-09 090334.png
Om vi tittar lite på kommunikationsbussen mellan PHY och uP. Då finns det pull-ups på RX-bussen. Men på TX-bussen finns det inga pull-ups eller pull-downs. Däremot på ETH_MDIO (Data input output), ETH_MDC (Data clock) och ETH_MDINT (Data interupt) så finns det inga pull-ups och pull-downs.
Skärmbild 2024-04-09 090740.png
Dom enda linjerna som jag har försökt få lika långa är kristallen på 25 MHz. Jag har tyvärr inget program som kan göra dessa "ormar" på ett kretskort. Jag använder Alium CircuitMaker. Programmet tycker jag verkar ha ändå allt.
Skärmbild 2024-04-09 091157.png
Skärmbild 2024-04-09 094150.png
Men dom enda linjerna som är exakt lika långa är faktiskt databussen från PHY till RJ45 kontakten
Skärmbild 2024-04-09 091445.png
Men då kommer vi in på lite teori:
Timing for this interface will be such that the clock and data are generated simultaneously by the source of
the signals and therefore skew between the clock and data is critical to proper operation.
Figure 14 shows the effect of adding an additional delay to TXC via the PC board (upper side) or by
transmitter internally (lower side) when in RGMII mode.
[...]
Figure 15 shows the effect of adding an additional delay to RXC via the PC board (upper side) or by
transmitter internally (lower side) when in RGMII mode.
Skärmbild 2024-04-09 093856.png
Frågeställning:
Hur vet jag om jag har behov utav att alla linjer ska vara lika långa?
För det står ju att det finns något som påverkar om man lägger till fördröjning.
Du har inte behörighet att öppna de filer som bifogats till detta inlägg.