Svenska ElektronikForumet

Räkna binärt är inget problem. Jag vet ju inte vad du har för OS men kalkylatorn som följer med de flesta (?) linuxdistributioner är utmärkt för att räkna binärt med. Den i XP också. Övriga Windows vet jag inte men det borde vara ungefär lika. Till Mac borde det också finnas även om man kanske är tvungen att installera med pakethanteraren.

Jo det var räknaren som fick mig att tänka rätt,
jag har de funktionerna på miniräknaren.

Nu har inte jag de kraven just i detta fallet
men jag tror det vore lättare med en LS192
om man skulle vilja ställa dataingångarna för
då kunde jag ansluta en dekadisk tumhjulsomkopplare.

Jag är lite inne på att kanske ha ett EPROM med data för
olika frekvens och så bara en vridomkopplare att välja adress med.

HCT191 har jag givit upp nu.

74LS193 fungerade fint upp till strax under den frekvens jag skulle
ha som ingång, 14725kHz, där började den dela med 593 i stället
för inställda 589!!!
Jag hade det hela på ett labbdäck och började misstänka några
HF-fenomen som bov. På plusmatningsskenan hade jag satt ett
33 ohms motstånd i serie med matningspinnarna, lite som man brukar ha till HF-förstärkare,
plockade bort det och vips fungerade det igen, nu upp till ca: 19MHz, sedan samma visa.

Kollade lite på nätet och ett tips var att ha 2 dioder i serie med ett motstånd ned till jord och lägga
dataingångarna (hög nivå) på ca: 1.4V lägre än 5V. Då får man marginal för eventuella
spikar. Ska testa detta. Någon som kanske sitter inne med något ytterligare tips?
32MHz ska räknarna klara. Labbdäck är väl inte att rekommendera så klart.

Labbdäck är för arduinomänniskor och andra klåpare.

För att vara lite mer konstruktiv så kanske Manhattan Style vara ett alternativ för prototypning. Enkelt att ändra enligt min erfarenhet.

Det är väldigt bra. Men folk verkar inte gilla det.

Till IC-kretsar använder jag veroboard som jag sedan
löder fast tätt inpå ett pcb och diskreta direkt på
pcb med en del lödstöd utav högohmsmotstånd
och det brukar fungera riktigt bra.
Just i detta fallet använde jag labbplatta för att
ta reda på hur kretsen skulle kopplas. Sedan
blir det lite mycket jobb när det är fler IC inblandade
och det ska lödas på veroboard.

Skickar med en PDF med schema på en PLL (eller stora delar av den i alla fall) gjord med TTL-logik
om det är av intresse. Dela med N-kretsarna och fasdetektorn med lösa grindar 7400 (!) finns med.

Allt från 70-talet, men det är ju fortfarande samma naturlagar som gäller

Om en LS-krets börjar räkna fel vid 1 MHz, så gissar jag att det rör sej om bygge typ illa hopkommet skatbo.

Det duger med sådana byggen på hobby-nivå men man ska veta att TTL-kretsar av typ LS ofta är specade att klara att klockas upp till 50MHz och ofta med goda marginaler, dvs 100 MHz är kanske utanför LS-specen men inget orimligt alls med god PCB-design. Om det inte fungerar vid 1 MHz är nog inte huvudproblemet själva kretsen och yttre design påverkar även andra parametrar såsom interna fördröjningen.

TTL-kretsar som ska arbeta på något sätt alls över 10 MHz kräver bra jordplan och avkoppling.
Jordplan/avkoppling ska uppfylla chip-lokala villkor liksom villkor mellan chip för att överföra tillförlitlig och signal med avseende på amplitud och tid-distorsion samt störmarginal.
Ett speciellt problem med DIL-kretsar är att de får stor utbredning på PCB, så att det kan bli problem att hålla klockor i synk på grund av att signal transporteras olika fort beroende på skillnader i gångväg mellan olika kretsar, vilket kan ge takt-fel.

För att ge proportioner på detta, även om layouten är välgjord, räkna med att maximala tillförlitligt användbara klockfrekvensen sjunker med hälften om man använder standard socklar relativt direktlödda DIL.
Detta på grund av att looparean för avkopplingen fördubblas i en standard sockel relativt osocklat (om PCB i övrigt är vettig designat med avseende på Vcc avkoppling). Om man förr hade höga krav på hastighet och ändå ville ha socklat fanns särskilda socklar med jordplan och avkopplingskondensator integrerat i sockeln.
Denna typ av socklar löste dock inte problemet med ökade distorsionen av signaler mellan olika kapslar orsakade av sockeln och i praktiken fungerade de inte alltid så bra.

Vidare fanns förr särskilda platta kondensatorer med profil som passade att lägga under IC-kretsen, vilket typiskt minskade looparean för Vcc med hälften relativt välgjord avkoppling på PCB. Om det var extrema krav på tillförlitlighet, störmarginal (EMI dubbelriktat) vid höga klockhastigheter fanns ytterligare några patent-lösningar att ta till, typ när man överklockade LS uppåt 100MHz. S-serien kunde överklockas rätt kraftigt.
Främsta begränsningen för S-kapslar var att de lätt överhettades över 200MHz.
Svårigheten med LS vid höga klockhastigheter var se till så att PCB-ledningarna hade lagom impedans och terminering, vilket var krävde lite extra tanke på grund av osymmetri i utimpedansen.

Ovan hastighets-problem finns idag enklare lösningar på, men om man bygger något med mindre optimalt jordplan och avkoppling och ändå vill ha hög och tillförlitlig klockhastighet rankar jag LS som det typ-valet som kräver mest av övrig hårdvara och AC som enklast och mest förlåtande.
Veroboard och virning utan jordplan för logik uppbygd med ett antal LS-kretsar anser jag inte är möjlig att göra tillförlitligt vid någon klockfrekvens alls eftersom störmarginalerna blir för små. Om det vill sej illa kan man kan få triggning i interna vir-ledningar bara av att strömbrytare till 240-volts lampa skiftar i samma rum.
För att hålla störmarginalen anständig för sådanan störning-källor är viktigaste design-parametern att hålla signalledarens loop-area så liten som möjligt.
Sett mer än ett exempel på sådana problem och i mer krävande miljöer kan det bli en konstart att få till rätt PCB-layout för kanske 50 TTL-kretsar i en funktionskritisk tillämpning.

Edit: Läste dåligt, såg att du faktiskt var över 10 MHz, så backar om skatbo, men texten kan kanske vara intressant ändå.

YD1150 skrev:Skickar med en PDF med schema på en PLL (eller stora delar av den i alla fall) gjord med TTL-logik
om det är av intresse. Dela med N-kretsarna och fasdetektorn med lösa grindar 7400 (!) finns med.

Allt från 70-talet, men det är ju fortfarande samma naturlagar som gäller

PLL med TTL.pdf

Den ska jag skriva ut och kolla på.
Såg att det var ett rejält LP-filter för någon 15MHz signal där.
Tackar!

E Kafeman skrev:Om en LS-krets börjar räkna fel vid 1 MHz, så gissar jag att det rör sej om bygge typ illa hopkommet skatbo.

Det duger med sådana byggen på hobby-nivå men man ska veta att TTL-kretsar av typ LS ofta är specade att klara att klockas upp till 50MHz och ofta med goda marginaler, dvs 100 MHz är kanske utanför LS-specen men inget orimligt alls med god PCB-design. Om det inte fungerar vid 1 MHz är nog inte huvudproblemet själva kretsen och yttre design påverkar även andra parametrar såsom interna fördröjningen.

TTL-kretsar som ska arbeta på något sätt alls över 10 MHz kräver bra jordplan och avkoppling.
Jordplan/avkoppling ska uppfylla chip-lokala villkor liksom villkor mellan chip för att överföra tillförlitlig och signal med avseende på amplitud och tid-distorsion samt störmarginal.
Ett speciellt problem med DIL-kretsar är att de får stor utbredning på PCB, så att det kan bli problem att hålla klockor i synk på grund av att signal transporteras olika fort beroende på skillnader i gångväg mellan olika kretsar, vilket kan ge takt-fel.

För att ge proportioner på detta, även om layouten är välgjord, räkna med att maximala tillförlitligt användbara klockfrekvensen sjunker med hälften om man använder standard socklar relativt direktlödda DIL.
Detta på grund av att looparean för avkopplingen fördubblas i en standard sockel relativt osocklat (om PCB i övrigt är vettig designat med avseende på Vcc avkoppling). Om man förr hade höga krav på hastighet och ändå ville ha socklat fanns särskilda socklar med jordplan och avkopplingskondensator integrerat i sockeln.
Denna typ av socklar löste dock inte problemet med ökade distorsionen av signaler mellan olika kapslar orsakade av sockeln och i praktiken fungerade de inte alltid så bra.

Vidare fanns förr särskilda platta kondensatorer med profil som passade att lägga under IC-kretsen, vilket typiskt minskade looparean för Vcc med hälften relativt välgjord avkoppling på PCB. Om det var extrema krav på tillförlitlighet, störmarginal (EMI dubbelriktat) vid höga klockhastigheter fanns ytterligare några patent-lösningar att ta till, typ när man överklockade LS uppåt 100MHz. S-serien kunde överklockas rätt kraftigt.
Främsta begränsningen för S-kapslar var att de lätt överhettades över 200MHz.
Svårigheten med LS vid höga klockhastigheter var se till så att PCB-ledningarna hade lagom impedans och terminering, vilket var krävde lite extra tanke på grund av osymmetri i utimpedansen.

Ovan hastighets-problem finns idag enklare lösningar på, men om man bygger något med mindre optimalt jordplan och avkoppling och ändå vill ha hög och tillförlitlig klockhastighet rankar jag LS som det typ-valet som kräver mest av övrig hårdvara och AC som enklast och mest förlåtande.
Veroboard och virning utan jordplan för logik uppbygd med ett antal LS-kretsar anser jag inte är möjlig att göra tillförlitligt vid någon klockfrekvens alls eftersom störmarginalerna blir för små. Om det vill sej illa kan man kan få triggning i interna vir-ledningar bara av att strömbrytare till 240-volts lampa skiftar i samma rum.
För att hålla störmarginalen anständig för sådanan störning-källor är viktigaste design-parametern att hålla signalledarens loop-area så liten som möjligt.
Sett mer än ett exempel på sådana problem och i mer krävande miljöer kan det bli en konstart att få till rätt PCB-layout för kanske 50 TTL-kretsar i en funktionskritisk tillämpning.

Edit: Läste dåligt, såg att du faktiskt var över 10 MHz, så backar om skatbo, men texten kan kanske vara intressant ändå.

Ja layout är som alltid viktigare ju högre frekvensen blir men minst lika viktigt
eller kanske viktigare är att ha bra impedansanpassning mellan de olika
funktionerna.

Just nu läser jag en mycket trevlig bok på 500 sidor från Texas om PLL som nyligen
kommit ut i förnyad version:

PLL Performance, Simulation, and Design
SNAA106C
5 editionen
Dean Banerjee

Finns att ladda ner hos Texas.